Intel introduira huit coeurs dans son processeur Nehalem
Nehalem, Dunnington et Tukwila…Derrière ces noms de code se cache la prochaine génération de Core 2, Xeon et Itanium du fondeur de Santa Clara.
A moins de deux semaines du prochain Intel Developer Forum de Shanghai (2 et 3 avril 2008), Intel a dévoilé le 17 mars les innovations technologiques qui vont caractériseront la prochaine génération de processeurs x86. Nehalem, Dunnington et Tukwila en seront les représentants principaux.
Fidèle à sa stratégie de développement baptisée Tick Tock, l’architecture Nehalem succédera à Penryn dévoilés débuts 2007. Faute d’innover sur la technologie de gravure qui reste en 45 nanomètres Hi-K, Nehalem inaugure une nouvelle architecture qu’Intel présente comme évolutive. Modulaire, elle intégrera 2, 4 ou 8 coeurs processeurs dans un format physique adapté en fonction du nombre de coeurs.
Le successeur des Core 2 Duo se distinguera par un changement radical d’architecture en intégrant un contrôleur mémoire directement sur la puce. L’échange d’information entre la mémoire et le processeur devrait s’en trouver améliorer avec l’élimination des goulets d’étranglement au niveau du bus de communication. Le contrôleur en question intégrera 3 canaux de DDR3 (800, 1066 et 1333 MHz).
Le retour du multi-thread
Nehalem introduira également une nouvelle interface de communication point à point baptisée QuickPath Interconnect (QPI) qui remplacera le vieillissant FSB (front side bus). Un impressionnant cache de niveau 3 qui pourra atteindre 8 Mo de mémoire assurera la synchronisation des données entre les différents coeurs de la puce.
Les caches L1 et L2, respectivement de 64 Ko (32 Ko de données et 32 Ko d’instruction) et 256 Ko seront optimisés pour garantir un faible temps de latence. Une architecture qui n’est pas sans rappeler celle du concurrent AMD qui a introduit le contrôleur mémoire sur les Opteron depuis 2003 et le cache L3 multiprocesseurs introduit en 2007 avec l’Opteron quadricoeur Barcelona.
Par ailleurs, Nehalem réintroduira la gestion des threads (capacité à traiter plusieurs processus par coeurs de calcul) qu’Intel baptise Simultaneous multy threading (SMT). Introduit avec le Pentium 4 et oublié avec le Core Duo, SMT permettra l’exécution jusqu’à 16 processus traités simultanément sur les octo core qu’Intel prévoit de commercialiser à partir du dernier trimestre 2008.
Selon le fondeur de Santa Clara, le passage du Penryn à Nehalem sera aussi important en performances et optimisation énergétique que celui qu’a représenté le passage du Pentium 4 au Pentium M en son temps.
2 milliards de transistors
Si Nehalem couvrira les marchés des ordinateurs portables, de bureau et des serveurs/station de travail (avec la plate-forme Tylersburg à double socket), le Dunnington se destine au marché des serveurs. Toujours sous technologie 45 nm, Dunnington innovera avec l’intégration de 6 coeurs 6 coeurs dans une même pièce de silicium géré par 16 Mo de cache de niveau 3 et 1,9 milliard de transistors. Sur la plate-forme Caneland, Dunnigngton est attendu pour le second semestre 2008.
Le marché des calculs hautes performances (HPC) sur mainframe (class RSA) sera servi par Tukwila. Le nouvel Itanium qui supportera 4 coeurs et 30 Mo de cache au total, sera le premier processeur à atteindre les 2 milliards de transistors. Il bénéficiera également de QPI. Avec Tukwila, Intel entend doubler les performances de la puce par rapport aux Itanium actuels de la série 9100.
Le 32 nm en 2009
Vers la fin de la décennie (2009-2010), Intel abordera la gravure en 32 nm avec Westmere et Sandy Bridge. Le premier sera une version améliorée de Nehalem, le second introduira AVX (Advanced Vector Extension) qui assurera le traitement des instructions sur 256 bits contre 128 actuellement (soit 4 opérations à virgule flottante par cycle d’horloge contre 2 aujourd’hui).
Intel a également évoqué Larrabee. Le projet inauguré par le Visual Computing Group est constitué d’une architecture multicoeurs IA x86 doté de nouvelles instructions vectorielles. Larrabee, dont les performances s’inscriront dans l’échelle du teraFlops, trouvera sa place dans de futures cartes graphiques. Les premières démonstrations sont attendues pour la fin de l’année 2008.